Mọi thứ đều tốt nhưng cảm thấy hơi tiếc khi phải làm testbench mà chưa biết sv. Mong bạn cũng có thể trình bày bằng testbench thông thường trên vivado..!!

akflffltls8001

Cùng Thiết kế Độc học, hãy tích lũy kinh nghiệm thiết kế AMBA AXI4 và kiểm chứng VIP, làm nền tảng cho SoC Bus, bằng Verilog HDL!

semisgdh

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

Cảm ơn miro11 đã để lại ý kiến.

Khóa học này tập trung giải thích về cấu trúc AXI và quy trình thiết kế thực tế, nên có phần được tiến hành dựa trên testbench SV. Đây là hướng đi được lựa chọn phù hợp với tính chất của khóa học, mong bạn tham khảo và theo dõi.

Nếu tập trung vào việc hiểu hoạt động và cấu trúc của AXI, tôi nghĩ phần còn lại cũng sẽ hữu ích cho bạn.

Chúc bạn học tốt.

반도체

verilog

fpga

amba

임베디드

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

Trước khi bắt đầu Verilog HDL Season2 của 설계독학맛비

Nắm vững thiết kế Valid / Ready Handshake - Cơ sở truyền dữ liệu

Thiết kế Buffer, FIFO thiết yếu cho truyền Data mượt mà: Nắm vững

Nắm vững lý thuyết và môi trường kiểm chứng để thiết kế AXI4 Interface

Chinh phục thiết kế AXI4-Lite

Chinh phục AXI4-Stream

Chinh phục thiết kế AXI4 (feat. những điều kỹ sư thiết kế cần biết!!)

IP sao chép bộ nhớ. Thiết kế DMA (Truy cập bộ nhớ trực tiếp).

[Dự án] ""Matbi Mem copy IP"" Đưa lên FPGA! (Kiểm tra hoạt động và hiệu suất)

Lời kết