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Verilog HDL thực tế của 설계독학맛비 Mùa 1 (Từ Clock đến Internal Memory)

질문2

Đã giải quyết

316

nomadlearner1472

86 câu hỏi đã được viết

1

맛비님 사진을 보면
시간이 1,110.000ns 처럼 1,000.000ns 를 초과하는 모습을 볼 수 있는데
제 vivado의 경우 1,000.000 ns가 되면 알아서 멈춰버립니다.
여기에 문제가 있는 것 같은데 혹시 왜 그런지 아시나요?

fpga 임베디드 verilog-hdl

Câu trả lời 1

2

nomadlearner1472

Vivado를 쓰시다가 저와 같이 뭔가 툴이 인위적으로 타임을 자른다고 생각하시는 분들은

위 네모칸 친 값을 조절한 후에 동그라미 친 버튼을 눌러보세요.

네모칸 친 값안에 있는 초만큼 툴이 시간을 강제로 조절합니다. 

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semisgdh

음...? 아무것도 건든게 없는데, 저게 default 인가요...?;;;;;

뭔가 자꾸 이상하다는 느낌이;;;

수강생 분들마다 환경이 다를순 있으니까.. 해결방법 올려주셔서 감사합니다!!

다른 분들에게 도움이 될 것 같아요. 즐공하세요 :)

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nomadlearner1472

default로는 훨씬 작은 값이 있었습니다 한 100ns로요. 그래서 제 파형 시뮬레이션이 100ns 까지 밖에 나오지 않았던 것입니다. 위 사진은 제가 한번 1s로 크게 잡아본 경우입니다

수강 하신 분들별로 각자 모듈에 맞게 잡으시면 될 것 같습니다.

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