강의순서

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안녕하세요, 답변 남겨드립니다.

네, 현재 Two-stage Op Amp까지 학습하신 상태라면 Comparator → Oscillator → Charge Pump 순서로 필요한 부분을 먼저 골라서 들으셔도 괜찮습니다. 제가 이 강의를 구성할 때 BGR → AMP → LDO → Level-Shifter → Comparator → Oscillator → Charge-Pump 순으로 배치한 것은 처음 아날로그 IP를 접하는 분들이 앞의 회로에서 사용한 개념을 뒤에서 반복해서 만나도록 하기 위한 흐름이지, 앞의 모든 IP를 완전히 설계해야만 다음 IP를 이해할 수 있도록 강하게 종속시킨 구조는 아닙니다. 실제 커리큘럼에서도 Comparator는 기본 설계 이후 High-speed 개선과 Low-Offset 설계, Oscillator는 Ring-Oscillator 이후 Noise/Jitter 개선, Charge-Pump는 기본 설계 이후 Power-Efficiency와 Area 최적화로 각각 하나의 IP 단위로 구성해 두었습니다.

오히려 지금처럼 CDR 설계라는 명확한 목적이 있다면 필요한 IP를 먼저 보는 방식이 효율적입니다. CDR 관점에서는 세 블록의 중요도가 조금 다릅니다. Comparator는 입력 데이터의 전압 차이를 빠르게 판별하는 slicer나 decision circuit을 이해하는 데 연결되고, 여기서는 propagation delay, input-referred offset, regeneration speed가 중요합니다. 예를 들어 데이터 주기가 1 ns인 1 Gb/s 환경이라면 Comparator가 판단에 300~400 ps를 소모하는 구조와 50~100 ps 안에 판단하는 구조는 CDR의 timing margin에서 완전히 다른 결과를 만듭니다. 그래서 강의의 Comparator 기본 설계뿐 아니라 High-speed 개선 파트까지 같이 보시는 것을 권합니다.

CDR을 하신다면 Oscillator는 세 가지 중에서도 특히 집중해서 보셔야 합니다. PLL 기반 CDR에서는 VCO의 주파수 범위, gain인 Kvco, phase noise와 jitter가 recovered clock의 품질에 직접 연결됩니다. 강의에서 Ring-Oscillator를 다룬 뒤 Noise + Jitter 개선까지 이어지도록 구성한 이유도 단순히 발진시키는 것이 끝이 아니기 때문입니다. 예를 들어 1 GHz가 나왔다고 설계가 끝나는 것이 아니라 PVT에 따라 700 MHz~1.3 GHz처럼 주파수가 크게 움직이는지, control voltage에 대한 Kvco가 지나치게 큰지, supply noise가 clock jitter로 얼마나 변환되는지를 봐야 합니다. CDR을 목표로 하신다면 Oscillator 파트에서는 schematic 자체보다 왜 delay cell의 전류가 바뀌면 주파수가 변하는지, fosc ≈ 1/(2Ntd) 관계와 td를 결정하는 gm, load capacitance, bias current를 연결해서 이해하는 데 시간을 많이 쓰시면 좋습니다.

Charge Pump도 PLL/CDR 구조를 사용한다면 중요합니다. 다만 여기서 한 가지 구분하셔야 하는데, 강의의 Charge-Pump 파트는 NAND Flash나 Pixel Driver처럼 전압을 승압하는 switched-capacitor 계열 Charge Pump를 중심으로 이해하는 부분이고, PLL/CDR에서 말하는 Charge Pump는 PFD 출력에 따라 UP/DN current를 loop filter에 공급하는 current-steering 성격의 회로입니다. 이름은 같지만 설계 목표가 상당히 다릅니다. CDR의 CP에서는 Iup과 Idn mismatch, current source output resistance, charge sharing, leakage, switching transient가 더 중요합니다. 예를 들어 Iup = 100 uA인데 Idn = 95 uA라면 이미 5% mismatch가 생기고, 이것이 static phase error와 reference spur 쪽 문제로 이어질 수 있습니다. 그래서 강의의 Charge-Pump를 통해 스위칭, capacitor charging, 효율과 non-ideal effect의 감각을 익히는 것은 도움이 되지만, 그 파트만으로 PLL용 Charge Pump 설계를 모두 커버한다고 생각하시면 안 됩니다.

현재 Two-stage Op Amp까지 하셨다면 Comparator로 넘어가는 데 필요한 differential pair, current mirror, biasing, MOSFET operating region, DC/Transient simulation에 대한 기반은 어느 정도 갖춰졌다고 보고 있습니다. LDO와 Level-Shifter를 먼저 끝내지 않았다고 Comparator 이해가 막히지는 않을 겁니다. BGR도 마찬가지로 지금 당장 CDR을 설계하는 데 필수 선행 과정은 아닙니다. 다만 회로에서 bias current를 직접 잡아야 하는 단계가 오면 BGR와 current reference 개념이 다시 필요해질 수 있으므로, CDR의 주요 블록을 먼저 설계해보고 나중에 돌아와 채우셔도 됩니다.

제가 수강생 입장에서 지금 순서를 잡는다면 Two-stage Op Amp에서 배운 differential pair와 frequency response 감각을 가지고 바로 Comparator의 기본 설계와 High-speed, Low-Offset까지 본 뒤 Oscillator 기본 설계와 Noise/Jitter 파트를 깊게 보겠습니다. 그 상태에서 본인의 CDR architecture가 PLL-based인지, DLL-based인지, oversampling인지 확인하고 필요한 Charge Pump 개념을 연결하는 쪽이 낫습니다. 강의를 처음부터 끝까지 순서대로 완주하는 것보다 지금 진행하고 있는 CDR 회로에서 “왜 이 블록이 필요한가”를 가지고 강의를 보면 같은 30분을 들어도 훨씬 많이 남습니다. CDR 설계를 진행하면서 필요한 부분부터 건너뛰어 들으셔도 내용 이해에는 큰 문제 없습니다.