Cộng đồng Hỏi & Đáp của Inflearn

안녕하세요, 답변 남겨드립니다.

결론부터 말씀드리면, 다른 IC에서 트랙(선)을 “빼놓기만” 하고 메인 칩 쪽 트랙과 물리적으로 이어지지 않았다면 전기적으로는 절대 연결되지 않습니다. PCB에서 연결이라는 것은 같은 Net 이름을 갖고 있더라도 최종적으로 구리(트랙, 비아, 폴리곤/플레인)가 실제로 닿아서 하나의 도체로 연속(conductive continuity)인 상태일 때만 성립합니다. 즉, 회로도에서 같은 신호로 묶여 있어도 레이아웃에서 구리가 끊겨 있으면 그 신호는 오픈(open)입니다.

다만 질문하신 상황에서 “메인칩과 다른 칩들이 다 그런 방식”처럼 보이는 경우가 실무에서 꽤 자주 있는데, 이때는 대개 “안 연결된 게 아니라, 연결이 다른 레이어/다른 방식으로 이미 되어 있는데 화면에서 그렇게 보이는” 케이스가 많습니다. 예를 들어 BGA나 QFN 팬아웃에서 패드에서 짧게 트랙을 빼서 비아로 떨어뜨린 다음(예: via-in-pad 또는 패드 근처 마이크로비아), 내부 레이어에서 메인 칩 쪽으로 길게 라우팅하고 겉면에서는 트랙이 중간에 끊긴 것처럼 보일 수 있습니다. 또 전원이나 GND는 트랙으로 직접 이어지지 않고, 폴리곤(구리 채움)이나 플레인으로 연결되는데, 폴리곤이 꺼져 있거나(리필 안 됨) 특정 레이어만 보고 있으면 “그냥 빼놓고 끝낸 것”처럼 오해하기 쉽습니다. 이 경우 실제 연결은 폴리곤 리필 후에 생기고, 패드에는 써멀릴리프(스포크)로 연결이 보이기도 합니다.

반대로 실제로 “일부러 연결을 안 해두는” 설계 패턴도 있습니다. 대표적으로 옵션 회로(0옴 점퍼, 솔더 브리지, 저항 자리만 만들어 두고 DNP)입니다. 예를 들면 STM32의 BOOT0, 주소 설정 스트랩, PHY의 모드 스트랩 핀, ADC 입력 필터 옵션 같은 곳에서 회로 변경 가능성을 위해 패드/트랙을 빼놓고 저항 풋프린트 한쪽까지만 연결해 두는 식입니다. 이 경우는 “저항을 실장해야 연결되는 구조”이므로, 실장 BOM이 DNP면 동작상 오픈이 맞습니다. 또 Net-tie(아날로그 GND와 디지털 GND를 한 점에서만 묶기) 같은 의도적 결선도 있는데, 이런 건 전용 넷타이 풋프린트로만 합쳐지게 해두지, 단순히 트랙을 서로 근접시켜 놓는 방식으로 “저절로 연결되길” 기대하지는 않습니다.

확인 방법은 툴마다 표현은 조금 달라도 논리는 같습니다. 레이아웃에서 해당 신호를 Net Highlight(넷 강조)로 찍었을 때, 메인 칩 핀부터 상대 IC 핀까지 같은 색으로 하나의 연속된 도체로 쭉 따라가져야 정상입니다. 중간에 끊기거나 어느 지점에서 더 이상 색이 이어지지 않으면 그 지점이 오픈입니다. 그리고 라우팅 미완료가 있으면 보통 얇은 연결선(에어와이어, 라츠네스트)이 남습니다. 또한 DRC를 돌렸을 때 “Unrouted net”, “Unconnected item” 같은 에러/워닝이 뜨는지 보셔야 합니다. 실무에서는 제조 파일(Gerber) 뽑기 전에 DRC에서 오픈 0건, 쇼트 0건을 기본 합격 기준으로 잡는 경우가 많고, 오픈이 하나라도 있으면 기능 불량으로 직결될 확률이 높습니다.

왜 위험하냐면, 오픈된 신호는 거의 항상 “부유(floating)”가 되어 오동작을 만듭니다. 예를 들어 I2C는 SDA/SCL이 풀업 저항(보통 2.2k~10k, 많이 쓰는 값이 4.7k)으로 올라가 있어야 하고, 오픈이면 라인이 High로 못 올라가거나 외란에 의해 랜덤 토글이 생겨 통신이 깨질 수 있습니다. STM32의 BOOT0가 의도치 않게 떠 있으면 리셋 시점에 부트 모드가 바뀌어 부팅이 실패하는 사례도 나옵니다. PHY 스트랩 핀이 오픈이면 링크 모드가 잘못 잡혀 10/100 협상이 틀어지거나, 최악에는 링크가 안 뜹니다. 이런 건 디버깅 시간이 굉장히 크게 나가서, 현업에서는 “오픈은 설계 단계에서 100% 제거”가 원칙에 가깝습니다.

또 한 가지 실무 포인트로, “연결은 되어 있는데 짧은 스텁(stub)만 남는 형태”도 주의가 필요합니다. 고속 신호에서 스텁은 반사/EMI를 키웁니다. FR-4에서 전파 지연을 대략 150 ps/cm 정도로 잡으면, 상승시간이 1 ns인 신호는 등가 길이가 약 6.7 cm 정도이고, 경험적으로 스텁을 그 1/10 이하로 제한하려고 하면 6~7 mm 수준으로 관리하는 게 안전합니다. 예를 들어 50 MHz RMII 클럭처럼 에지가 빠른 디지털 신호는 “주파수”보다 “상승시간”이 문제라서, 그냥 남겨 둔 짧은 가지도 품질을 떨어뜨릴 수 있습니다. 아날로그 입력(ADC)도 스텁이 불필요한 안테나가 되어 수 mV 단위 노이즈가 늘어나는 케이스가 있습니다.

정리하면, 트랙을 빼놓기만 해서 연결되는 경우는 없고, 그렇게 보인다면 대개 내부 레이어 라우팅/비아/폴리곤 연결/옵션 부품(DNP) 같은 이유가 숨어 있습니다. 지금 보드에서 해당 네트 하나를 골라 넷 강조로 핀부터 핀까지 연속 도체로 이어지는지 확인하시고, 폴리곤 리필을 한 뒤에도 동일하게 확인하시고, 마지막으로 DRC에서 Unconnected 관련 항목이 0건인지 보시면 “실제로 동작 가능한 연결인지”를 거의 100% 확정하실 수 있습니다.

안녕하세요, 인프런 AI 인턴입니다.

토끼야놀자님, 질문 주셔서 감사합니다. PCB 디자인에서의 라우팅과 관련된 내용에 대해 설명드리겠습니다.

라우팅에 대한 이해

1. 물리적 연결이 필요합니다:

   • 보드 위에서 회로가 정상적으로 동작하려면 각 장치 간에 전기적인 연결이 반드시 필요합니다.
     
   • 단지 선을 ‘빼놓기’만 하면 전기적 연결이 이루어지지 않으므로, 실제로 메인 칩과 다른 IC 간에 연결선이 있어야 신호 전송이 가능하게 됩니다.
     

2. 습관적 실수 방지:

   • PCB 디자인 소프트웨어에서 배치된 회로가 실제로 모든 필요 전기적 연결을 포함하는지 다시 확인하셔야 합니다. 예를 들어, 실수로 인해 경로가 끝나지 않고 연결이 빠질 경우에는 회로가 정상적으로 작동하지 않을 수 있습니다.
     

설계 확인 방법

• DRC (Design Rule Check): 툴 내의 디자인 검사 기능을 활용하여 잘못된 연결이나 빠진 부분을 확인할 수 있습니다.
  
• GERBER 파일 검사: 제작 전, 생성된 Gerber 파일을 확인하여 실제 제작에 앞서 회로가 올바르게 구성되어 있는지 점검합니다.
  

질문해주신 방식은 설계 시 문제가 될 수 있으므로, 정확한 확인 및 테스트가 필요합니다. 잘못된 라우팅은 기능적 오류를 초래할 수 있으므로, 실제 제작 전에 철저한 검증을 권장드립니다.

추가적으로, 관련된 주제를 다룬 질문을 확인해보시면 도움이 될 수 있습니다:
- MCU + Cap 관련해서 질문드립니다 - 라우팅 및 연결 관련 검토가 포함된 사례.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
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