area 최적화 부분 ..

안녕하세요 :)

빨리 보신편? 인 것 같아요.

답변의 결론은 Area 최적화는 정식으로 다루지 않을 예정입니다.

(하지만 제가 업로드하는 영상에서 무의식적으로 이럴때 Area 가 적었더라.. 이런 이야기는 할 수 있겠죠.)

정식으로 다루지 않는 이유는 다음과 같습니다. 

중요하지 않아서가 아니고, 제 내공으로는 강의로 만들기 어려운 부분이기 때문입니다.

다음은 긴 변명? 입니다. :)

말씀하신 대로 Area 는 굉장히 중요한 요소 중 하나에요.

하지만 FPGA 와 ASIC 의 Area 최적화는 완전히 다른 영역입니다.

같은 Verilog HDL 일때 ASIC 에서 Area 가 작다고해서, FPGA 에서 Resource 를 적게 사용하는 것은 아니죠. (ASIC 에서는 "Area 작다"와 FPGA 에서는 "적게 사용한다" 라는 표현의 의미를 이해하셨으면 좋겠습니다.)

ASIC 관련 Area 최적화는 ASIC 관련 합성 Tool 부터 시작해서 PnR Tool 이 필요하구요.

대표적으로 Synopsys, Cadence, Mentor 사가 있구요. 무료가 아닙니다. 이 부분은 회사에서 해보셔야 합니다.  물론 HW Area 관련 코딩 스타일은 존재합니다만 돌려보기 전까지는 100% 맞지 않죠.

FPGA 는 그나마 독학이 가능하긴한데 (돌려볼 수 있으니까) 강의로 다루기에는 리스크가 있습니다.  FPGA 의 Resource 사용을 줄일 수 있는 최적화 부분이 궁금하시다면, 직접 돌려보시고 경험을 쌓으시기를 추천드립니다.

현재 유튭에서 진행 중인 FPGA 도 잘 따라와 주세요. 

즐공하세요 :)

완주 축하드립니다.