LDO - Buffer의 역할

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안녕하세요, 답변 남겨드립니다.

먼저 이해하신 방향은 맞습니다. Source follower를 넣는 핵심 목적은 pass transistor의 큰 gate capacitance를 error amplifier의 높은 출력저항으로 직접 구동하지 않도록 분리하고, pass gate를 낮은 출력저항으로 구동해 해당 노드의 pole을 높은 주파수로 보내는 것입니다. 강의에서 Buffer stage를 이용해 dominant pole과 second pole을 부하 조건으로부터 분리한다고 설명한 내용도 바로 이 관점입니다. 다만 “source follower의 저항을 낮췄으니 Bode plot의 두 번째 pole이 바로 이동해야 한다”라고 생각하면 실제 회로에서는 잘 맞지 않을 때가 많습니다. 전체 loop에서 보이는 두 번째 pole이 pass gate pole이 아닐 수도 있고, 저항을 변경하는 과정에서 capacitance까지 함께 변했을 수도 있기 때문입니다.

Pass gate pole은 우선 다음과 같이 생각하면 됩니다.

fpgate ≈ 1 / (2piRdrive*Cgate_eff)

여기서 Rdrive는 source follower 출력에서 pass transistor gate를 바라본 소신호 구동저항이고, Cgate_eff는 pass transistor의 Cgs, Cgd, 배선 기생성분, buffer의 junction capacitance를 합친 유효 capacitance입니다. Cgd는 단순히 데이터시트나 operating point에 표시되는 값만 넣으면 안 되고, pass transistor의 gate-to-output gain에 의해 Miller 효과를 받습니다. 대략적으로는 Cgate_eff ≈ Cgs_pass + Cgd_pass*(1-Av_gate_to_out) + Cpar 형태로 볼 수 있습니다. PMOS pass transistor가 common-source 형태로 동작하면 Av_gate_to_out의 크기가 커지는 조건에서 Cgd가 상당히 크게 보일 수 있으며, 특히 light-load에서는 출력저항이 커지기 때문에 유효 gate capacitance가 예상보다 커질 수 있습니다.

Source follower의 출력저항도 단순히 “load transistor의 ro와 입력 transistor의 1/gm의 병렬값”으로만 보면 약간 부족합니다. 대략적인 1차 근사는 다음과 같습니다.

Rout_sf ≈ 1/(gm_sf + gmb_sf) || ro_sf || ro_bias || Rexternal

여기에서 보통 gm_sf가 충분히 크다면 1/(gm_sf+gmb_sf)가 가장 작은 값이 되어 Rout을 지배합니다. 예를 들어 1/gm이 1 kohm이고 bias transistor의 ro가 100 kohm이라고 하면 Rout은 약 990 ohm입니다. ro를 20 kohm까지 다섯 배 낮춰도 Rout은 약 952 ohm이므로 변화량은 4% 정도밖에 되지 않습니다. Cgate_eff가 50 pF라면 pole은 약 3.2 MHz에서 3.34 MHz 정도로만 이동하므로 Bode plot에서 거의 차이가 없어 보이는 것이 정상입니다. 질문에서 load transistor의 ro를 크게 바꿨는데 pole이 움직이지 않았다면 이 경우일 가능성이 높습니다.

1/gm을 바꿨는데도 pole이 그대로였다면 transistor size를 변경하면서 capacitance까지 함께 바뀌었는지 확인해야 합니다. MOSFET을 단순화하면 고정된 drain current에서 gm은 대략 sqrt(W/L)에 비례하고 Cgs는 W에 비례합니다. W를 네 배 키우면 1/gm은 대략 절반이 되지만, 해당 transistor가 gate 노드에 추가하는 capacitance는 최대 네 배 가까이 커질 수 있습니다. 저항은 절반이 됐는데 capacitance가 두 배 이상 증가하면 RC time constant가 줄지 않거나 오히려 커질 수도 있겠지요. 이 부분에서 transistor width를 이용해 저항을 조절하는 방법은 R과 C가 동시에 움직이기 때문에 원인 확인용 실험으로는 적합하지 않습니다.

가장 확실한 확인 방법은 실제 transistor sizing을 건드리기 전에 source follower와 pass gate 사이에 이상적인 series resistance와 명시적인 capacitor를 놓고 저항만 10배씩 바꿔보는 것입니다. 예를 들어 Ctest=50 pF로 고정하고 Rtest를 100 kohm, 10 kohm, 1 kohm으로 바꾸면 pole은 약 31.8 kHz, 318 kHz, 3.18 MHz로 정확히 10배씩 움직여야 합니다. 이 실험에서 local pole은 움직이는데 전체 loop Bode plot이 그대로라면, 지금 관찰하고 있는 second pole은 pass gate pole이 아니라는 뜻입니다. 이 실험에서도 local pole이 움직이지 않는다면 측정한 노드, AC source 설정, loop break 위치 또는 실제 capacitance 경로를 다시 확인해야 합니다.

전체 LDO에는 error amplifier의 dominant pole, error amplifier 출력 또는 source follower 입력 pole, source follower 출력과 pass gate가 만드는 pole, LDO 출력의 load pole, 보상 capacitor에서 생기는 zero와 pole이 동시에 존재할 수 있습니다. 특히 출력 pole은 대략 fPout ≈ 1/(2piRout*Cout)으로 결정되며, 일반적으로 Rout에는 load resistance, feedback resistance, pass transistor 출력저항이 병렬로 포함됩니다. 부하저항이 다른 저항보다 훨씬 작으면 Rout ≈ Rload로 근사할 수 있으므로 load current에 따라 출력 pole이 크게 이동합니다. TI의 LDO 안정도 자료에서도 PMOS pass element를 사용한 LDO를 여러 개의 pole과 zero로 모델링하며, 출력 pole이 load와 output capacitor에 강하게 좌우된다고 설명합니다.

따라서 전체 loop Bode plot 하나만 보지 말고 local transfer function을 나눠서 확인하는 편이 좋습니다. V(pass_gate)/V(buffer_input)를 보면 source follower 출력 pole을 비교적 직접적으로 볼 수 있고, Vout/V(pass_gate)를 보면 pass transistor와 output node가 만드는 pole을 확인할 수 있습니다. pass gate에 AC 1 A의 test current를 주입하고 Zgate=Vgate/Itest를 그리면 저주파 영역에서 실제 구동저항을 읽을 수 있습니다. 이때 DC operating point는 그대로 유지되어야 하므로 loop를 단순히 선로 삭제로 끊기보다는 DC feedback을 보존하는 loop injection 방법이나 simulator의 STB 분석을 사용하는 것이 안전합니다. PZ analysis 기능이 있다면 buffer 적용 전후의 pole 목록을 직접 비교하는 것이 가장 빠릅니다.

설계 목표를 잡을 때는 단순히 pass gate pole을 조금 올리는 것이 아니라 unity-gain frequency와 충분히 분리해야 합니다. 두 개의 pole만 있다고 가정하면 PM ≈ 90 degree - atan(fu/fp2)이므로 PM=60 degree를 얻기 위한 이론적인 최소 조건은 fp2 ≈ 1.73*fu입니다. 실제 LDO에는 세 번째 pole, ESR zero, Cgd에 의한 변화, PVT variation이 있으므로 fp2를 fu의 3배 정도에 두는 것은 다소 불안하고, 일반적으로 5배 이상, 여유가 된다면 10배 정도를 목표로 잡는 편이 안전합니다. 예를 들어 fu=200 kHz이고 Cgate_eff=50 pF라면 fp2를 1 MHz 이상으로 만들기 위해 Rdrive는 다음 조건을 만족해야 합니다.

Rdrive <= 1/(2pi1 MHz*50 pF) ≈ 3.18 kohm

따라서 gm+gmb는 최소 약 0.31 mS보다 커야 합니다. gm/Id=15 V^-1 부근에서 동작시킨다고 가정하면 필요한 bias current는 대략 Id ≈ 0.31 mS/15 V^-1 ≈ 21 uA입니다. 이것은 TT 조건의 출발값일 뿐이며, SS corner와 저온 또는 고온에서 gm이 감소하는 조건까지 보면 30~50 uA 정도가 필요할 수도 있습니다. 반대로 저전력 LDO에서 전체 Iq 목표가 10 uA라면 source follower에 30 uA를 쓰는 구조는 애초에 제품 목표와 맞지 않을 수 있습니다.

Source follower가 saturation 영역을 유지하는지도 꼭 확인해야 합니다. TT, 27 degree C에서 Rout이 낮더라도 VIN minimum, maximum load, dropout 근처에서 source follower의 Vds가 부족해 linear 영역으로 들어가면 출력저항이 크게 증가하고 pass gate pole이 다시 낮아질 수 있습니다. 반대쪽 light-load 조건에서는 pass transistor gate가 turn-off 방향으로 충분히 움직이지 못해 출력이 상승하거나 quiescent current가 증가할 수도 있습니다. 각 소자의 VGS, VDS, VDSAT, gm, gmb, ro를 VIN minimum/maximum, load minimum/maximum, SS/FF, 온도 범위에서 확인해야 합니다. 180 nm 공정에서 Vov를 약 150~250 mV로 잡았다면 최소한 그 정도의 headroom이 buffer 양단에 남는지 살펴보는 식으로 접근하면 됩니다.

Feed-forward capacitor로 PM 60 degree를 확보한 접근도 틀린 방법은 아닙니다. Feedback divider의 위쪽 저항을 R1, 아래쪽 저항을 R2라고 하고 CFF를 R1과 병렬로 연결했다면 대략 다음과 같은 zero와 pole이 생깁니다.

fz_ff ≈ 1/(2piR1*CFF)

fp_ff ≈ 1/(2pi(R1||R2)*CFF)

CFF zero를 unity-gain frequency 근처나 문제가 되는 non-dominant pole보다 조금 낮은 위치에 두면 phase boost를 얻을 수 있습니다. TI 자료에서도 CFF가 feedback loop에 zero와 pole을 추가해 안정도와 bandwidth를 개선하고, load transient, noise, PSRR까지 개선할 수 있다고 설명합니다. 다만 큰 CFF는 startup을 느리게 만들거나 load transient 중 power-good 오동작을 만들고, shutdown 시 FB node에 예상하지 못한 전압을 발생시킬 수 있습니다.

Buffer와 CFF의 차이는 CFF가 loop의 전달함수 모양을 보정하는 방법이라면, buffer는 pass gate를 구동하는 회로 자체의 물리적인 impedance와 전류 구동능력을 바꾸는 방법이라는 점입니다. CFF로 nominal PM이 60 degree가 나와도 pass gate의 높은 impedance는 그대로 남아 있습니다. Pass transistor 크기나 bias current가 달라져 gate capacitance가 증가하거나, PVT에 의해 error amplifier 출력저항이 커지면 gate pole이 내려올 수 있습니다. CFF zero가 정확히 맞아 있던 조건에서는 안정하더라도 load current, Cout, ESR, 공정 corner가 변하면 pole과 zero의 정렬이 깨질 수 있겠지요. Buffer는 큰 pass gate capacitance를 error amplifier의 고저항 노드에서 분리하므로 compensation이 pass transistor size와 부하 변화에 덜 민감해지는 장점이 있습니다.

Transient 관점에서도 buffer의 의미가 큽니다. Pass gate의 large-signal 이동속도는 대략 SRgate ≈ Idrive/Cgate로 결정됩니다. Cgate=50 pF이고 error amplifier가 gate에 5 uA만 공급할 수 있다면 SRgate는 0.1 V/us이므로 gate 전압을 1 V 움직이는 데 약 10 us가 필요합니다. Buffer가 순간적으로 100 uA를 공급하면 SRgate는 2 V/us가 되어 같은 이동을 약 0.5 us에 수행할 수 있습니다. PM이 동일하게 60 degree인 두 회로라도 load step에서 undershoot와 recovery time이 크게 달라질 수 있는 이유입니다. 다만 단일 source follower는 한 방향은 transistor가 강하게 구동하지만 반대 방향은 bias current source만으로 충전 또는 방전하는 경우가 많아 rising transient와 falling transient가 비대칭일 수 있습니다. 양쪽 transient가 모두 중요하면 push-pull buffer나 class-AB 형태가 더 적합할 수 있습니다.

Source follower가 항상 더 좋은 선택은 아닙니다. Bias current 증가, 추가 noise, PSRR 경로, headroom 감소, 새로운 내부 pole, startup sequence 문제가 함께 들어옵니다. Pass transistor가 작고 loop bandwidth가 수십 kHz 수준이며 Iq가 가장 중요한 LDO라면 Miller compensation과 CFF만으로 구성하는 편이 더 합리적일 수 있습니다. 반대로 출력전류가 수백 mA이고 pass transistor gate capacitance가 수십 pF 이상이며, 1 us 이하의 빠른 load transient나 넓은 load range가 요구된다면 buffer를 넣어 gate drive를 확보하는 쪽이 양산 margin을 만들기 쉽습니다. 실무에서는 nominal PM 60 degree 한 점보다 VIN, load, Cout, ESR, PVT를 모두 바꿨을 때 worst-case PM이 45 degree 이상 유지되는지, gain peaking이 2~3 dB 이내인지, load transient 후 ringing이 2~3 cycle 안에 감쇠하는지를 더 중요하게 봅니다.

현재 결과에서 가능성이 높은 순서는 source follower의 1/gm이 이미 Rout을 지배해 load transistor의 ro 변화가 의미 없었던 경우, gm을 키우면서 parasitic capacitance도 같이 증가해 RC 변화가 상쇄된 경우, Bode plot에서 보고 있는 pole이 pass gate pole이 아닌 경우, 그리고 dropout이나 특정 bias 조건에서 source follower가 saturation을 벗어난 경우입니다. 회로 이미지가 다시 올라갈 때는 전체 schematic, 각 transistor의 DC operating point, loop를 끊은 위치, buffer 적용 전후 Bode plot, PZ analysis 결과를 함께 보면 어느 pole이 움직이지 않는지 훨씬 명확하게 구분할 수 있습니다.

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안녕하세요, 인프런 AI 인턴입니다. ovo.07님.

LDO 설계에서 Source Follower의 역할에 대한 질문을 주셔서 감사합니다. Source Follower는 일종의 전압 버퍼로 사용되며, 주로 다음과 같은 목적을 가지고 있습니다:

1. 게이트 저항 감소: Source Follower는 다음 스테이지의 큰 게이트 커패시턴스를 낮은 출력 임피던스로 구동하여, 회로의 고주파 응답 특성을 개선하는 데 기여합니다. 즉, Pass Transistor의 Gate에서 로드로의 높은 커패시턴스를 낮추어 고주파에서의 성능을 향상시킵니다.

2. 위상 여유 개선: Source Follower는 Pass Transistor에서의 gate pole을 더욱 높은 주파수로 밀어내어 시스템의 위상 여유를 확보하는 데에 도움을 줍니다. 이는 안정적인 회로 동작을 보장하는 데 중요한 역할을 합니다.

3. 부하 영향 차단: 부하로 인한 불안정성을 막기 위해 사용됩니다. 특히, 부하 조건에 따른 루프 게인 변화와 그에 따른 안정성 변화를 줄여줍니다.

Buffer 없이 Feed-forward Capacitor를 사용하여 PM을 60도 정도로 유지하려는 시도는 매우 훌륭한 접근입니다. 이는 낮은 주파수에서의 위상 보강을 통해 안정성을 확보할 수 있게 합니다. 그러나:

• Feed-forward Capacitor 사용의 한계: Feed-forward Capacitor는 위상을 보강하는 데 유리하지만, 부하 조건 변화에 대한 완벽한 해결책이 되진 못할 수 있습니다.

• 시스템 응답 속도: Source Follower는 시스템의 응답 속도를 조절하는 데 장점이 있을 수 있습니다. 예를 들어, 급격한 전류 변화에 따른 빠른 응답을 보장할 수 있습니다.

따라서, Source Follower를 사용하면 특히 고주파 응답이나 부하 영향 감소 측면에서 이점이 있을 수 있습니다. 하지만 모든 회로에서 필수적인 것은 아니며, 설계 조건에 따라 필요 여부가 달라질 수 있습니다.

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