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항상 감사하면 살기

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Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)

[HDL Chapter 10] Understanding Counters Properly to Improve Design Ability (Theory) - (If you understand counters properly, you will be better than a mediocre design beginner!)

counter에 대하여

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맛비님 안녕하세요, 10장 counter 강의를 듣고 질문 사항이 생겨 글 남기게 되었습니다.

counter를 설계할때 sw 처럼 cnt = cnt + 1; 설계하면 안된다고 Combinational Logic의 정의와 함께 설명해주셨습니다.

이때 Combinational Logic은 입력과 동시에 출력이 결정되기 때문에 저장공간 없이 같은 변수 cnt를 사용하면 안된다고 이해하면 될까요 ?

 

좋은 하루 되세요.

임베디드fpga임베디드verilog-hdl

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aifpga
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안녕하세요 :)

적어주신 내용으로 이해하셔도 될 것 같아요.

회로를 그려보면 더 좋고요.

즐공하세요 :)

답장 감사합니다 !

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