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jlo1998

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Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)

[HDL Chapter 5] D FlipFlop and Reset Practice (The importance of Reset can be said many times.)

d_ff_test.v에 관한 질문입니다.

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- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
안녕하세요 맛비님.
강의 잘 듣고 있는 학생인데 질문이 생겨 글을 남기게 되었습니다.
module d_ff_test( input clk , input sync_reset , input async_reset , input async_reset_n , input i_value , output o_value_sync_reset , output o_value_async_reset , output o_value_async_reset_n , output o_value_mixed_reset , output o_value_no_reset );
D Flip-flop과 reset 실습에서 이렇게 output을 정의하고 또 reg인 r_ff_sync_reset, 등등을 사용합니다.
제가 이해하기로는
always 구문을 사용하려면 reg가 필요하고 wire로 정의된 output에 연결하기 위해 assign구문을 사용한 것 같습니다.
그렇다면 제가 의문이 생기는 부분은
새로운 r_ff_sync_reset을 생성하는 대신
output인 o_value_sync_reset을 reg로 선언하여 always 구문을 사용하고 assign과정을 없애면 되는게 아닌가?
하는 질문이 생겨서 여쭤보게 되었습니다.
DUT의 output은 wire나 reg 둘다 사용해도 상관없다고 알고 있어서요. 혹시 제가 알고 있는 부분 중 틀린 부분이 있다면 알려주시면 감사하겠습니다 :)
 
 
verilog-hdlfpga임베디드

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aifpga님의 프로필 이미지
aifpga
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안녕하세요 :)

알고계신 내용이 맞습니다.

제 코딩 스타일이 Port 는 전부 wire 로 가져가는 스타일이라 그런거에요.

Syntax 의 차이고 편하신 걸로 사용하시면 되겠습니다.

즐공하세요 :)

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jlo1998
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감사합니다 :)

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