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정성은

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Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)

[HDL Chapter 17] Let's understand FSM that controls the operation of HW. (Practical Application)

질문

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1. wire is_done ; 으로 줘버리면 is_done 으로 들어가는 신호는 무엇이고 어떻게 정해주죠??

block diagram에서 wire is_done 이 안보여서요

마지막에 이부분인가요 ??

assign is_done = o_running && (cnt_always == num_cnt-1);

 

2. 지금 설계하신것이 counter를 설계하는데 일부로 FSM을 같이 접목시켜서 logic을 만들어주신거죠?

이론편에서 봤지만 여기서 그냥 counter를 만드는것보다 FSM을 접목시키면 이점이 무엇인가요 ? 

 

3. 66번째 줄에서는 is_done이 0일때까지 고려해줘서 else를 집어넣어줬는데 왜 61번째 줄에서는 i_run이 0일때를

고려하지 않아주는거죠?? 

여기도 else  n_state=S_IDLE 이 들어가야 되는 것 아닌가요?

 

fpga임베디드verilog-hdl

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안녕하세요 :)

무슨일..? 있으신가요? 오늘 질문 빈도수가..?;

 

1. wire is_done ; 으로 줘버리면 is_done 으로 들어가는 신호는 무엇이고 어떻게 정해주죠??

block diagram에서 wire is_done 이 안보여서요

마지막에 이부분인가요 ??

assign is_done = o_running && (cnt_always == num_cnt-1);

core 의 동작이 완료되었음을 의미하구요. 설계자가 정해줍니다.

 

2. 지금 설계하신것이 counter를 설계하는데 일부로 FSM을 같이 접목시켜서 logic을 만들어주신거죠?

네, (수강생 분들의 이해를 위함 입니다.)

이론편에서 봤지만 여기서 그냥 counter를 만드는것보다 FSM을 접목시키면 이점이 무엇인가요 ? 

 counter 는 예제일 뿐이에요. (이점은 설계자가 없다고 판단되시면 없는겁니다)

여담으로 복잡한 설계를 하신다면, FSM 을 사용하면 제어가 용이해 집니다.  (아주 중요) 

질문자님께서 FSM 없이 설계할 수 있다면 그렇게 하시면 됩니다 :)

3. 66번째 줄에서는 is_done이 0일때까지 고려해줘서 else를 집어넣어줬는데 왜 61번째 줄에서는 i_run이 0일때를

고려하지 않아주는거죠?? 

여기도 else  n_state=S_IDLE 이 들어가야 되는 것 아닌가요?

어디를 보면 될까요? (몇장 어디 코드?)

 

저를 꼭 배려해주세요. :)

이번이 처음이 아니라서 길게 적습니다.

질문 제목 부터... "질문" 이러면 나중에 같이 보는 수강생들이 혼란스러울 것 같아요.

최소한 답변드리는 입장에서 "제목부터" 성의 없다는 생각이 듭니다. 

저는 12년차 설계 현업자 입니다. 원래 교수님한테도 이런식이신가요...?

글에서 예의와 실력이 보입니다.

즐공하세요 :)

 

 

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