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Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)

[HDL Chapter 11] Understanding Counters Properly to Improve Design Capability (Practical Edition)

counter에 관한 질문있습니다.

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선생님 reset_n 을 사용하는 이유가 궁금합니다. positive reset은 사용하면 안되는 것인가요
임베디드fpgaverilog-hdl

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aifpga
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안녕하세요 :)

positive reset 을 사용하셔도 됩니다.

negative reset 이건 positive reset 이건, System 관점에서 통일된! reset 을 사용하는 것이 중요합니다.  

제가 현업에 있을때, async reset 은 negative edge reset, sync reset 은 positive edge reset 을 사용했었습니다.

회사 가시면 이런 rule 이 있을거구요. 맞춰서 사용하시면 됩니다.

즐공하세요 :)

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