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Basic UVM Testbench (Circuit Design Verification)

Configuration Mechanism

uvm config db에 대해 궁금한 점이 있습니다.

26

rlarmsxotmxk8349

3 asked

0

안녕하세요, 강의 보다가 궁금한 점이 생겨 질문드립니다.
configuration mechanism 강의에서 1분 45초부근에 uvm_config_db는 싱글톤 오브젝트라고 하셨는데

1.uvm_config_db의 오브젝트는 어디서 선언하는건 지 궁금합니다,

  1. 파라미터화된 메쏘드를 사용한다는건 타입별로 싱글톤 오브젝트가 있는건가요?
    감사합니다.

verilog-hdl system-verilog uvm

Answer 1

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MetaEncore

@디린이 님,

1번은 uvm_config_db는 UVM base class 에 이미 선언이 되어 있는 것을 저희가 사용하는 것입니다. Accellera 에서 down 받으신 UVM base class를 보시거나, EDA tool들의 설치 directory에 있는 UVM base class를 찾아 보시면 정의되어 있는 부분을 보실 수 있습니다. 싱글톤 오브젝트 이기 때문에 한번 사용이 되면 이 오브젝트는 오직 한 개만 존재하게 됩니다.


2번은 싱글톤 오브젝트에 파라미터가 있는 경우를 말씀하신 것 같은데요. 파라미터가 다르게 설정되면 다른 클래스가 되고, 이 또한 파라미터 설정에 따라서 다른 싱글톤 오브젝트가 생성이 됩니다. 그래서 같은 파라미터인 것은 오직 한개만 존재하는 것이죠.

답변이 되셨는지요?

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rlarmsxotmxk8349

넵, 감사합니다.

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