강의 대시보드 쉬어가기 3장 HLS (High Level Synthesis) 란 무엇인가? 이제라도!! 공부할 필요가 있어보입니다.. (새로운 설계방법론을 알아보자)
쉬어가기 3장 HLS (High Level Synthesis) 란 무엇인가? 이제라도!! 공부할 필요가 있어보입니다.. (새로운 설계방법론을 알아보자)
강의명 : 설계독학맛비's 실전 Verilog HDL Season 1 (Clock 부터 Internal Memory 까지)
수강 기한 : 무제한
진도율 : 0강/33강 (0%) | 시간 : 0분/312분
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안녕하세요. 설계독학의 맛비입니다.

오늘은 쉬어가기의 세번째 시간을 준비해 봤습니다.

바로 HW 설계방식 중, 최신? 이라고 말하기는 좀 그렇지만, 그래도 나름 최신의 설계방법 중 하나인 HLS, High Level Synthesis 에 대해 말씀드리고자 합니다.

HLS 를 사용한지는 3년 정도 되었습니다. HLS 를 아직 다 모르지만, 적응하면 할 수록 도움이 됩니다. 사내 엔지니어 분들은 전부 HLS 를 사용을 하십니다.

Verilog 강의가 끝나면, HLS 에 대해서 말씀드릴 수 있을 것 같아요.

오늘 쉬어가기에서는 내용을 준비하다 보니 방대해서, Part 를 2개로 나눠서 업로드를 해볼 예정입니다.

Part 1 에서는 HLS 란 무엇이고, 어떤 장점이 있는지에 대해서 설명을 드릴꺼구요.

Part 2 에서는 HLS tool 종류 및 HLS 가 사용된 사례에 대해서 소개를 해드리려고 합니다.

오늘은 이런 설계기법이 있구나, 그리고 공부해보면 좋을 것 같다의 동기부여가 되었으면 좋겠습니다.

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