설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)

Verilog HDL 뿐만 아니라 비메모리 반도체 설계의 기본 지식과 경험을 쌓아봅시다.

초급

설계독학's Verilog HDL 기본편 (Verilog HDL 문법 ~ Sobel Edge Filter 설계)

설계독학맛비

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초급 /

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

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초급 / Verilog HDL, FPGA, 임베디드

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현업자와 함께 Verilog HDL을 이용하여 비메모리 반도체 설계의 기본 지식과 경험을 쌓아봅시다.

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Verilog HDL, FPGA, 임베디드

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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

설계독학맛비

₩297,000

중급이상 / FPGA, 임베디드

5.0

(94)

설계독학맛비와 함께! FPGA의 기본 지식과 HW 가속기 설계 경험을 쌓아봅시다.

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설계독학맛비's FPGA 실시간 영상처리 (본인만의 포트폴리오 완성하기)

설계독학맛비

₩330,000

중급이상 /

FPGA 를 활용한 실시간 영상처리 프로젝트를 진행합니다. 프로젝트를 hackster.io 에 올려서 전 세계사람들과 공유하는 과정을 담았습니다.

중급이상

설계독학맛비's FPGA 실시간 영상처리 (본인만의 포트폴리오 완성하기)

설계독학맛비

₩330,000

중급이상 /

설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)

설계독학맛비

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맛비와 함께 AI 하드웨어의 기본을 공부합니다. 비메모리 설계 전문가로서 좋은 AI HW를 설계하기 위한 필수 지식을 담았습니다.

중급이상

Verilog HDL, FPGA, CNN

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맛비 Verilog HDL Season 1을 수료하신 분
현업 1~2년차 이상 수준 지식을 갖추신 분
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Verilog HDL
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안녕하세요
설계독학맛비입니다.

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강의

안녕하세요. 설계독학의 맛비입니다.

현) Global Top5 Fabless기업에서 HW IP 설계하고 있습니다.

세상에 없던 그리고 여러분들의 현업 생활에 도움이 되는, "진짜 반도체 설계 실무 강의"를 만들고 있습니다.

설계독학 로드맵과 함께 여러분들의 실력을 키워보아요.

설계독학과 함께할 수 있는 링크입니다. 함께 즐공하고 성장해요!

커리큘럼

전체

30개 ∙ (12시간 39분)

해당 강의에서 제공:

수업자료

섹션 1. 설계독학맛비's Verilog HDL Season2 를 시작하기 전에

2개 ∙ (5분)

1. 안녕하세요. 설계독학의 맛비입니다.
04:37
2. 제공하는 실습파일 및 실행 환경에 대해 알아보아요. (수강자분들에게만 공유드려요~)
01:11

섹션 2. Data 전송의 기본이되는 Valid / Ready Handshake 설계 정복하기

4개 ∙ (1시간 4분)

3. [HDL 21장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 이론편
11:38
4. [HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편
28:37
5. [HDL 23장] Handshake I/F 의 timing closure 를 위한 skid buffer - 이론편
09:14
6. [HDL 24장] Handshake I/F 의 timing closure 를 위한 skid buffer - 실습편
14:33

섹션 3. 원활한 Data 전송을 위한 필수 Buffer, FIFO 설계 정복하기

3개 ∙ (48분)

7. [HDL 25장] Data의 원활한 흐름을 위한 Synchronous FIFO - 이론편
13:56
8. [HDL 26장] Data의 원활한 흐름을 위한 Synchronous FIFO - 실습편
20:53
9. [HDL 27장] Timing Closure에 강인한 Sync FIFO 설계 실습편 (Skid buffer + FIFO)
13:29

섹션 4. AXI4 Interface 를 설계하기 위한 이론 및 검증환경 숙지하기

3개 ∙ (1시간 6분)

섹션 5. AXI4-Lite 설계 정복하기

3개 ∙ (1시간 23분)

섹션 6. AXI4-Stream 설계 정복하기

3개 ∙ (1시간 31분)

섹션 7. AXI4 설계 정복하기 (feat. 설계엔지니어라면 꼭 알고 있어야하는 내용들!!)

3개 ∙ (1시간 52분)

섹션 8. Mem copy IP. DMA (Direct Memory Access) 설계하기.

5개 ∙ (3시간 40분)

섹션 9. [프로젝트] "Matbi Mem copy IP" 를 FPGA 에 올려보자! (동작 및 Performance 확인)

2개 ∙ (1시간 2분)

섹션 10. 마치며

2개 ∙ (5분)

강의 게시일: 2023. 06. 15.

마지막 업데이트일: 2025. 06. 13.

수강평

전체

48개

4.9

48개의 수강평

김태형
수강평 3
∙
평균 평점 5.0
2025. 09. 22.
5
47% 수강 후 작성
- 설계독학맛비
  지식공유자
  2025. 09. 22.
  김태형님, 수강평 남겨주셔서 감사합니다. 벌써 절반 가까이 수강해 주셨네요. 지금처럼 차근차근 따라오시면 AMBA AXI4의 흐름과 구조가 훨씬 선명해지실 거예요. 끝까지 함께 완주하시길 기대하겠습니다.
jhpark7
수강평 4
∙
평균 평점 4.8
2025. 10. 21.
5
30% 수강 후 작성
- 설계독학맛비
  지식공유자
  2025. 10. 22.
  jhpark7님, 수강해주셔서 감사합니다. 아직 초반 구간이지만 Season 2의 핵심은 점점 더 명확해질 거예요. AXI4 구조의 본질적인 흐름과 실제 설계 접근법이 잘 연결되도록 구성했으니, 후반부까지 차근히 따라오시면 큰 그림이 확실히 잡히실 겁니다. 꾸준히 완주 응원드립니다!
miro11
수강평 4
∙
평균 평점 4.8
2025. 12. 25.
4
53% 수강 후 작성
다좋은데 sv를 모르는 상태에서 테스트벤치를 하려니 아쉬운 느낌이 듭니다. 일반적인 vivado상에서 testbench로도 보여주셨으면 합니다..!!
- 설계독학맛비
  지식공유자
  2025. 12. 25.
  miro11님, 의견 남겨주셔서 감사합니다. 해당 강의는 AXI 구조와 실제 설계 흐름을 중심으로 설명하다 보니, SV 기반 테스트벤치를 전제로 진행된 부분이 있습니다. 이 점은 강의 성격상 선택한 방향이었던 만큼 참고해서 들어주시면 좋겠습니다. AXI 자체의 동작과 구조를 이해하는 데 초점을 맞춰 수강하시면 남은 내용도 도움이 되실 거라 생각합니다. 즐공하세요.
fosiel9510
수강평 1
∙
평균 평점 5.0
2025. 11. 15.
5
30% 수강 후 작성
- 설계독학맛비
  지식공유자
  2025. 11. 15.
  fosiel9510님, 수강평 감사드립니다. AXI4를 처음 접하시면 구조가 복잡하게 느껴질 수 있지만, Season 2에서는 이론보다 ‘동작 흐름을 손으로 체득하는 과정’에 집중하셨다면 제대로 배우고 계신 겁니다. 아직 30%지만 흐름이 잡히기 시작하실 시점이라, 끝까지 완주하시면 인터페이스 설계가 훨씬 명확하게 정리되실 거예요. 즐공하세요!
이상혁/전자공학과
수강평 2
∙
평균 평점 5.0
2025. 10. 30.
5
100% 수강 후 작성
- 설계독학맛비
  지식공유자
  2025. 10. 30.
  이상혁님, 완강 정말 축하드립니다! Season 2는 구조적으로 난이도가 꽤 높은 편인데, 끝까지 따라와 주셔서 대단히 감사합니다. AXI4 프로토콜을 직접 설계해보신 경험은 앞으로 어떤 프로젝트를 하시더라도 강력한 기반이 될 거예요. 다음 단계에서도 함께 성장할 수 있길 바랍니다.

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