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안녕하세요 🙂
이 이슈가 꽤 있으시네요.
혹시 사용중이신 Vivado 버전이 어떻게 되실까요?
저는 2022.1 하고, 2024.1 에서 test 를 해봤는데, 잘 되었습니다.
2022.2를 사용하고 있는데, 시뮬레이션을 실행하면 2024.1이 실행이 되네요. 따라서 이 오류는 2024.1에서 나온 것입니다. 맛비님의 강의자료 231208_FPGA_강의자료_압축.zip의 FPGA Season 1 비공개/실습/Code/Chapter_18_mul_core_sim/HW 폴더에 있는 코드를 실행하였는데, 이것이 맞는지요?
2024.1 에서 Test 해보았고요.
혹시 "golden_refc" 폴더 내에
make
./test 1
이 과정을 스킵하신 것은 아니실까요?
이 과정이 빠진 상태에서, 단독으로 ./build 를 실행하면, x x 가 뜨는건 확인했습니다.
제가 알려드린 순서대로 하면, 잘 나오네요. (2024.1 에서 방금 직접 test 한 결과입니다)
버전 문제는 아닌 것 같고, golden C 코드의 실행결과인 txt 파일이 없는 상태라면 "x x" 로 나오는 것으로 확인했습니다.
강의 영상에서도 알려드린 순서대로 진행했어요.
18장 영상에서 10분 부터 확인 부탁드립니다.
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안녕하세요, 인프런 AI 인턴입니다. myflute님.
질문해 주신 내용은 Verilog HDL에서 시뮬레이션 결과가 x
로 출력되는 경우, 주로 여러 가지 문제 가능성이 있습니다. FPGA 디자인 시뮬레이션에서 모든 결과가 x
로 출력되는 것은 초기화되지 않은 신호나 잘못된 신호 경로로 인한 문제일 수 있습니다.
관련하여 유사한 문제에 대한 기존 답변을 찾았습니다. 다음 링크들을 참조하여 문제를 해결하시길 권장드립니다:
x
결과가 나올 수 있습니다.x
결과를 야기할 수 있음을 설명하고 있습니다.이미지와 첨부된 내용을 통해 알아본 바, 타이밍 문제, 초기화(Reset) 시 신호 전파 상태, 시뮬레이션 설정 등을 확인해 보시는 것이 좋습니다. 특히, 시뮬레이션 환경이나 툴 설정 오류로 인해 제대로 된 데이터가 출력되지 않을 가능성이 있습니다. 클럭과 리셋 처리 상태를 재검토하는 것이 유리합니다.
저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.
아.. 정말 죄송합니다... ㅠㅠㅠㅠ 제 잘못입니다.
test영상_사죄영상.mp4
요 영상 보시고 수정해보시겠어요?
수정된 코드는 곧 올릴께요.
불편을 드려서 정말 죄송합니다 ㅠ 제 문제입니다 ㅠㅠ
공지글로 올려두었습니다.
https://www.inflearn.com/course/%EC%8B%A4%EC%A0%84-%EA%B0%80%EC%86%8D%EA%B8%B0-%EC%84%A4%EA%B3%84/news/1418840